時(shí)鐘穩(wěn)定電路設(shè)計(jì)

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1引言

近年來，為了滿足高速率工作的需求，許多系統(tǒng)采用雙倍數(shù)據(jù)率技術(shù)，如DDRSDRAM和雙采樣ADC等［1］。在這些系統(tǒng)中，時(shí)鐘信號(hào)的上升沿和下降沿都會(huì)被用來采樣數(shù)據(jù)，因此，內(nèi)部時(shí)鐘信號(hào)的占空比就必須穩(wěn)定在50％，并且要求時(shí)鐘抖動(dòng)要很小。然而，外部輸入的時(shí)鐘很難保證占空比為50％，且時(shí)鐘在系統(tǒng)內(nèi)部傳輸時(shí)，器件的不匹配、工藝偏差和溫度的變化等因素也會(huì)引起時(shí)鐘占空比的變化。許多方法可以為電路內(nèi)部提供穩(wěn)定的、占空比為50％的時(shí)鐘信號(hào)。基于延遲鎖相環(huán)技術(shù)［和連續(xù)時(shí)間積分器技術(shù)的時(shí)鐘穩(wěn)定電路，由于其鑒相器都是采用門電路實(shí)現(xiàn)，極大地限制了電路工作的速度。傳統(tǒng)的基于差分脈寬控制環(huán)路技術(shù)［4－5］的時(shí)鐘穩(wěn)定電路避免了使用鑒相器帶來的速度限制，但由于電荷泵充放電回路的不匹配以及基準(zhǔn)電壓的不穩(wěn)定，帶來了額外的時(shí)鐘抖動(dòng)。本文提出了一種新型的基于全差分連續(xù)時(shí)間積分器的時(shí)鐘穩(wěn)定電路，避免了使用門電路鑒相器帶來的速度限制和電荷泵充放電電流不匹配引起的時(shí)鐘抖動(dòng)的增加，電路結(jié)構(gòu)簡(jiǎn)單、輸出時(shí)鐘抖動(dòng)低。

2電路結(jié)構(gòu)及分析

本文設(shè)計(jì)的時(shí)鐘穩(wěn)定電路由占空比檢測(cè)電路、占空比糾正電路、延遲級(jí)和輸出時(shí)鐘緩沖器組成。占空比檢測(cè)電路將經(jīng)過延遲級(jí)后的差分時(shí)鐘信號(hào)占空比量化為Vctrl＋和Vctrl－兩個(gè)電壓信號(hào)，電壓信號(hào)通過跨導(dǎo)放大器后產(chǎn)生Iop和Iom兩個(gè)電流信號(hào)，電流信號(hào)控制經(jīng)過時(shí)鐘輸入緩沖級(jí)后的時(shí)鐘信號(hào)的共模電平，從而達(dá)到調(diào)整輸出時(shí)鐘占空比的目的。

2．1占空比檢測(cè)

電路占空比檢測(cè)電路是一個(gè)全差分連續(xù)時(shí)間積分器。其中，R和C分別是積分電阻和積分電容；CL為負(fù)載電容；OTA是一個(gè)共源共柵作輸出級(jí)的兩級(jí)運(yùn)算放大器。左上虛框中為兩級(jí)運(yùn)算放大器的偏置電路，通過偏置電流源產(chǎn)生運(yùn)算放大器需要的偏置電流。在兩級(jí)運(yùn)算放大器中，第1級(jí)由于采用了二極管方式連接的PMOS管MP1和MP2，導(dǎo)致增益較低，輸出信號(hào)差分作用到共源共柵輸出級(jí)，增益主要在輸出級(jí)獲得，輸入級(jí)增益為［6］：Av1＝gmN1／gmP1（1）第2級(jí)的增益為：Av2＝gmP4［（gmP6rdsP6rdsP4）‖（gmN4rdsN4rdsN6）］（2）該運(yùn)算放大器的主極點(diǎn)由輸出級(jí)決定，因此具有很好的穩(wěn)定性和較高的單位增益帶寬。圖3右下虛框中為兩級(jí)運(yùn)算放大器的共模反饋電路，其工作原理為：當(dāng)輸出電壓共模電平升高時(shí)，MP7，MP8管的柵壓升高，流過MP7，MP8管的電流減小；由于流過MP9，MP10管的電流恒定，則流過MP11，MP12管的電流增大；通過電流鏡的作用，流過MN9，MN10管的電流也增大，從而使運(yùn)算放大器的輸出共模電平減小。反之，當(dāng)輸出電壓共模電平降低時(shí)，通過共模反饋電路的調(diào)整，會(huì)使輸出共模電平升高。假設(shè)連續(xù)時(shí)間積分器中的OTA為理想運(yùn)算放大器，當(dāng)運(yùn)放建立后，積分器輸出電壓為：Vctrl＝Vctrl＋－Vctrl－＝－1RC∫T0（V＋o－V－o）dt（3）當(dāng)輸出時(shí)鐘占空比大于50％時(shí)，在一個(gè)時(shí)鐘周期T內(nèi)，Vo＋高電平時(shí)間大于Vo－，Vctrl減?。划?dāng)輸出時(shí)鐘占空比小于50％時(shí)，在一個(gè)時(shí)鐘周期T內(nèi)，Vo＋高電平時(shí)間小于Vo－，Vctrl增大；當(dāng)輸出時(shí)鐘占空比等于50％時(shí)，在一個(gè)時(shí)鐘周期T內(nèi)，Vo＋高電平時(shí)間等于Vo－，Vctrl不再發(fā)生變化，電路達(dá)到穩(wěn)定狀態(tài)。

2．2占空比調(diào)整

電路占空比調(diào)整電路由跨導(dǎo)放大器和輸入時(shí)鐘緩沖器組成，跨導(dǎo)放大器電路如圖4所示，輸入時(shí)鐘緩沖器電路如圖5所示。差分控制電壓信號(hào)Vctrl＋和Vctrl－通過MOS管MN8，MN9產(chǎn)生差分電流，電流被MP6，MP7管復(fù)制后流過MN4，MN5管，然后經(jīng)電流鏡鏡像后產(chǎn)生流過MN6，MN7管的差分電流，這些差分電流用于調(diào)整輸入時(shí)鐘緩沖器的輸出信號(hào)VOM和VOP的直流電平，從而調(diào)整延遲級(jí)電路輸入時(shí)鐘信號(hào)的共模電平。MP0，MP1和MN0管為電路提供偏置電流，MP4，MP5，MN3管以及電阻R1，R2構(gòu)成的差分電路為輸入差分對(duì)提供負(fù)反饋，從而提高電路的線性度。電路也被用于時(shí)鐘穩(wěn)定電路的延遲級(jí)和輸出時(shí)鐘緩沖器，為了減小電路的時(shí)鐘抖動(dòng)和降低輸入信號(hào)的擺幅，輸入管和尾電流源管均采用較大的寬長(zhǎng)比。占空比調(diào)整電路的工作原理當(dāng)輸入時(shí)鐘占空比不是50％時(shí)，由跨導(dǎo)放大器產(chǎn)生的差分電流使得輸入時(shí)鐘緩沖器輸出的差分時(shí)鐘信號(hào)直流電平提高有差異，從而改變延遲級(jí)電路輸入差分時(shí)鐘信號(hào)的共模電平，調(diào)整輸出時(shí)鐘占空比。

3仿真結(jié)果及分析

電路采用0．18μm標(biāo)準(zhǔn)CMOS工藝設(shè)計(jì)，利用CadenceSpectre仿真工具進(jìn)行仿真，電源電壓為1．8V，輸入時(shí)鐘信號(hào)頻率為2GHz。當(dāng)輸入時(shí)鐘占空比分別為20％，50％和80％時(shí)，時(shí)鐘穩(wěn)定電路輸入時(shí)鐘信號(hào)、控制信號(hào)及輸出時(shí)鐘信號(hào)的仿真波形分別如圖7、圖8和圖9所示，輸出時(shí)鐘占空比分別被調(diào)整為49．78％，50．03％和50．80％。可以看出，本文設(shè)計(jì)的時(shí)鐘穩(wěn)定電路具有調(diào)整時(shí)鐘信號(hào)占空比的功能，能將輸入時(shí)鐘信號(hào)占空比由20％～80％調(diào)整為50％±1％，滿足電路設(shè)計(jì)的要求。為了分析時(shí)鐘穩(wěn)定電路輸出時(shí)鐘信號(hào)的周期穩(wěn)定性，利用CadenceSpectre仿真工具對(duì)輸出時(shí)鐘信號(hào)的抖動(dòng)進(jìn)行了仿真，結(jié)果如圖10所示。仿真得到的時(shí)鐘抖動(dòng)大小為131．053fs，滿足超高速A／D轉(zhuǎn)化器對(duì)內(nèi)部時(shí)鐘信號(hào)抖動(dòng)的要求。

4結(jié)論

本文設(shè)計(jì)了一種基于全差分連續(xù)時(shí)間積分器的時(shí)鐘穩(wěn)定電路。電路采用0．18μm標(biāo)準(zhǔn)CMOS工藝實(shí)現(xiàn)，利用CadenceSpectre軟件進(jìn)行仿真，能將輸入頻率為2GHz、占空比為20％～80％的時(shí)鐘信號(hào)調(diào)整為50％±1％，可以很好地抑制輸出時(shí)鐘信號(hào)的抖動(dòng)，將抖動(dòng)大小控制在131．053fs。該電路可應(yīng)用在超高速A／D轉(zhuǎn)換器中，用于調(diào)整內(nèi)部時(shí)鐘信號(hào)的占空比和抑制抖動(dòng)。

作者：羅凱 朱璨 胡剛毅 單位：重慶大學(xué)