FPGA天線選通電路設(shè)計思考

前言：想要寫出一篇引人入勝的文章？我們特意為您整理了FPGA天線選通電路設(shè)計思考范文，希望能給你帶來靈感和參考，敬請閱讀。

1電路的功能仿真及結(jié)果

1.1電路功能仿真

本電路的設(shè)計采用了QuartusII軟件進行功能仿真。QuartusII是Altera提供的現(xiàn)場可編程門陣列(fpga)和復(fù)雜可編程邏輯器件(CPLD)開發(fā)綜合環(huán)境。QuatusII支持Altera的IP核，包含了LPM／MegaFunetion宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性，加快了設(shè)計速度。此外，QuartusII通過和DSPBuilder工具與Matlab／Simulink相結(jié)合，可以方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)。其支持Altera的片上可編程系統(tǒng)開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺，適用于實際電路的設(shè)計與仿真，可以大大縮短電路開發(fā)的周期，提高設(shè)計的效率。在分層電路設(shè)計中，QuartusII可以采用兩種結(jié)構(gòu)。第一種結(jié)構(gòu)就是每個模塊分別建立一個工程文件，在每個工程中分別調(diào)試單元電路，調(diào)試通過后，生成器件，然后再TOP中調(diào)用元件即可；另一種就是所有模塊文件統(tǒng)一放在一個工程文件中，每個模塊調(diào)試時設(shè)置成置頂即可，相互之間沒有影響，然后生成器件在Top文件中進行調(diào)用。本文電路的設(shè)計與仿真采用了第二種方法，統(tǒng)一放置在一個工程文件中，便于文件的管理，提高了設(shè)計與仿真過程的效率。對于TOP-Down結(jié)構(gòu)，頂層設(shè)計有兩種輸入方式，一種是采用VHDL語言編程，利用例化語句將各個組成模塊進行邏輯連接，從而實現(xiàn)電路功能；另一種方式就是采用電路圖輸入方式，分別調(diào)用庫中已有或編程生成的器件，最終實現(xiàn)電路設(shè)計實現(xiàn)。本文設(shè)計電路采用原理圖輸入的方式，在Top結(jié)構(gòu)中最后形成的電路原理

1.2仿真結(jié)果與分析

1.2.1分頻模塊仿真結(jié)果本電路中共有3級分頻電路，采用串聯(lián)方式連接，分別為一級9分頻和兩級10分頻，需要得到占空比為1:1的信號，因此10分頻電路輸出必須為占空比為1:1的方波信號，單10分頻模塊仿真結(jié)果，能夠得到占空比1:1的方波信號，滿足了電路的設(shè)計要求。

1.2.2選通電路仿真結(jié)果從上文中可以知道，設(shè)計天線選通電路的目的就是產(chǎn)生8路天線打通脈沖，且有效脈沖應(yīng)該是依次出現(xiàn)的，每一時刻有且僅有一路信號是有效的，同時還應(yīng)按照順序依次有效。本設(shè)計總體電路功能仿真結(jié)果。從仿真結(jié)果中可以看出，在輸入一路時鐘（CLK）信號的情況下，8路輸出端中每一時刻僅有1位為0，也就是1位有效，且為0的位是按順序依次出現(xiàn)的，因此電路設(shè)計輸出結(jié)果滿足系統(tǒng)對電路的要求，同時也說明電路設(shè)計是成功的。

2結(jié)論

本文采用VHDL語言的層次化和模塊化的設(shè)計方法，對系統(tǒng)的邏輯行為進行描述，然后通過綜合工具進行結(jié)構(gòu)的綜合、編譯、仿真，可在短時間內(nèi)設(shè)計出高效、穩(wěn)定、符合要求的電路系統(tǒng)，而且在不變化頂層文件的情況下即可任意升級、完善模塊電路。硬件描述語言VHDL為設(shè)計提供了更大的可移植性和可擴展性，使程序具有更高的通用性，較好的達到了系統(tǒng)對本電路的要求。同時，基于VHDL語言的FPGA技術(shù)是近年來新興技術(shù)，功能強大，速度快，應(yīng)用領(lǐng)域光，在軍事、醫(yī)療、通信、視頻技術(shù)等領(lǐng)域都得到了廣泛的應(yīng)用。雖然目前利用FPGA成本偏高，但是隨著產(chǎn)量的增加和應(yīng)用的進一步拓展，成本必將進一步降低。因此，本文中電路設(shè)計采用了FPGA技術(shù)，符合設(shè)備未來發(fā)展需求，為將來設(shè)備的升級換代提供了必要保障。

作者：王傳剛 欒寶寬 董茂林 單位：海軍航空工程學(xué)院 西安電子科技大學(xué)