數字電路設計精選(九篇)

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第1篇：數字電路設計范文

關鍵詞：Multisim；輔助電路設計；VHDL

在以往進行電路設計時，設計理念往往較為單一，并以從下至上為主體，依托試探等方法設計工作就能順利開展。通常情況下，電路參數需要預先設定，這就需要對以往的電路數據進行分析，而后根據經驗對參數進行確定，在這一階段中的模型建設大多服務于電路特性研究。通過對電路及器件進行簡單模擬，就能為后續(xù)電路的連接及標準預估奠定基礎，從而促使其各項指標得到預設狀態(tài)。該種設計工作的開展需要大量的資金支持，并且應用能效普遍不高。在信息技術不斷拓展應用的過程中，部分要求較高的電路可以以此應用為前提逐步推進電路設計工作。Multisim作為設計工具，能夠通過計算機對電路進行科學設計，實現(xiàn)其能效作用的最大化發(fā)揮[1]。

1標準通用器件的設計方法

Multisim是現(xiàn)階段應用較廣的設計工具，能夠實現(xiàn)對電路的仿真建設及設計，在實際操作階段，Multisim能夠將信息資源進行結構性整合，而后在原理圖能夠高效傳輸的基礎上，應用相關設備就能對數據進行分析，仿真環(huán)境中各項數據就能高效滲透及顯示。以模60計數器數字電路為基準，促使其能效作用充分發(fā)揮，就需要對中間核定計數進行標準限制，這就需要將其劃分為兩組不同層次。第一級應當服務于個位計數，而再一級則應當以十位為基準進行計數。由于以上兩級所涵蓋的計數范疇并不一致，這就應當對原始數據進行處理，并應用具有清零作用的芯片，確保其應用能效與設計要求相契合。為了對模60計數器的運作流程進行質量控制，提高計數結果的精準度，在Multisim設計平臺上就需要將側重點放在電路結構設計中，促使電路情況能夠全面體現(xiàn)。實際上在Multisim運行階段需要在元器件庫中選取相應規(guī)格及標準的顯示器，而后在對方波信號源進行精準掌控后，就需要選擇與實際需求相符合的邏輯分析儀，對其結果進行探究就能科學衡量計數工作的精準度。在實際分析階段，應當嚴格按照相應作用機制對其進行累加計數。當兩級都能夠達到相應值量標準時，計數器將會恢復到最初始狀態(tài)。后續(xù)循環(huán)計數就可以以時間規(guī)律為基準，這樣就能促使模60的計數功能充分發(fā)揮。

2以VHDL為主體的設計方法

VHDL實際上就是硬件展示語言，其本身具有一定的國際特性，標準界限也相當清晰，相對不斷創(chuàng)新發(fā)展的Multisim，在實際運作階段就能以此為語言主體形式逐步推進對電路的設計工作，并且軟件仿真器也具有一定的多樣化特點，實現(xiàn)對不同模型的優(yōu)化結合。Multisim在實際設計階段，能夠根據要求發(fā)揮其編譯功能，這與器件設計可以相互分離，實現(xiàn)對細節(jié)的精準把控。CLR在應用框架中占據重要地位，具有人工清零作用，作為端體形式，當其值量為1時，計數器所輸出的數值就會隨之改變，并以零為主體顯示出來，需要注意的是，只有其值量達到1，計數器才能顯示數據，實現(xiàn)輸出能效。當計數器顯示數據為零，計數允許端的數值為1時，可以根據時鐘狀態(tài)逐步推進計數工作，確保輸出狀態(tài)與實際情況相符合。在最初階段，需要確保時刻的個位及十位都達到清零標準，而后在開始進行計數的流程化項目中，個位數值將會呈現(xiàn)出從0至9的趨勢狀態(tài)，而十位的數值變化則與其存在一定差異，從0至5進行變化。當以上兩個部分的數值度到達最頂端狀態(tài)時，人工清零能效就會發(fā)揮，而后就會重新開始下一輪的計數，因此不難發(fā)現(xiàn)，該流程具有限制的循環(huán)性特點。在這一階段，當進位輸出端口發(fā)生進位變化時，就說明已經完成清零并進入了下一階段的計數[2]。以VHDL為依托進行語言設計，是較為常見的方法，其本身權限范圍可以根據實際情況進行拓展，并實現(xiàn)對不同模值進行計數，相對的計數器功能也能充分發(fā)揮，實現(xiàn)這一指標需要對程序進行調整，將目標值劃分為多個部分，而后對其數值進行乘積就能獲取相應需求信息。通過對VHDL語言進行充分利用，就能對電路進行合理設計，不僅如此仿真后的功能也將趨于正常標準，但在進入到最后階段時，其顯示的綜合結果也不一定百分之百的精準。在特殊情況下，對其進行延時處理就能確保顯示結果與實際電路運行狀態(tài)更為貼近[3]。

3結束語

綜上所述，Multisim在進行數字電路分析設計階段，其優(yōu)勢性能較為顯著，它能夠根據實際情況對數字電路的設計環(huán)境進行模擬，這不僅能夠將數字電路的設計方向及主體進行全面展示，更能進一步提高電子系統(tǒng)的設計能效，促使系統(tǒng)環(huán)境更加安全、穩(wěn)定，凸顯設計的靈活性及科學性特色優(yōu)勢。

參考文獻：

[1]周圍,韓建,于波.基于Multisim和Authorware的數字電路仿真實驗平臺設計[J].實驗技術與管理,2015,32(4).

[2]楊慶.基于Multisim的數字電路設計性實驗研究[J].九江學院學報(自然科學版),2010,25(2).

第2篇：數字電路設計范文

關鍵詞：CDIO理念；數字電路設計；實踐環(huán)節(jié)教學

一、引言

CDIO理念是由麻省理工學院等四所大學所創(chuàng)立，是一種全新的課程教學理念，主要涵蓋12項標準，關注學生可操作性能力培養(yǎng)，使學生能夠在主動、積極的學習態(tài)度下，更加靈活、深入地參與到課程教學實踐活動中。CDIO理念在數字電路設計實踐環(huán)節(jié)教學改革中的應用，有助于學生綜合實踐能力的提升，對學生未來的工作與發(fā)展能夠產生重要的影響。本文基于CDIO理念的內容，分析數字電路設計實踐環(huán)節(jié)教學的相關方式，以期能夠不斷提升學生的綜合實踐水平。

二、CDIO理念在數字電路設計實踐環(huán)節(jié)教學中應用的價值

CDIO理念在數字電路設計實踐環(huán)節(jié)中的應用，符合課程教學的客觀要求，能夠為學生未來的發(fā)展奠定良好的基礎。第一，符合課程教學的客觀要求。硬件課程入門相對較難，實踐環(huán)節(jié)是提升學生理論知識聯(lián)系實踐的重要方式，將CDIO理念融入數字電路設計實踐環(huán)節(jié)中，有助于豐富課程教學的內容，轉變單一的教師講授課程教學方式，在充分激發(fā)學生實踐探究興趣、實踐參與熱情的基礎上，培養(yǎng)學生問題分析能力、問題解決能力，為學生數字電路設計綜合能力的提升奠定良好的基礎。[1]第二，符合社會用人的實際需求。信息化時代背景下，社會中用人單位對數字電路設計人才的需求不斷增加，將CDIO理念融入教學實踐環(huán)節(jié)中，通過針對性的情境設計、案例分析等方式，能夠使學生在實驗參與、實驗設計的過程中，形成一定的綜合問題分析能力，培養(yǎng)學生的創(chuàng)新意識與創(chuàng)新能力，為學生未來的工作與發(fā)展奠定良好的基礎。

三、基于CDIO理念的數字電路設計實踐環(huán)節(jié)教學改革對策

素質教育理念下，基于CDIO理念的數字電路設計實踐教學環(huán)節(jié)教學，可以通過基于課程教學的目標，循序漸進開展綜合實驗活動；開展合作探究的活動，增強學生實際電路設計能力等方式循序漸進的展開。第一，基于課程教學的目標，循序漸進開展綜合實驗活動。明確的課程教學目標設計，能夠使各項數字電路設計實踐教學環(huán)節(jié)能夠循序漸進的展開，對學生知識的逐漸學習以及能力的不斷提升，能夠產生積極的影響。教師可以結合課程教學內容進行教學目標的設計，基于CDIO標準中3、5、7的要求，結合嘗試教學的方法，鼓勵學生多嘗試、多參與。[2]教師可以將數字電路設計課程教學實踐環(huán)節(jié)分成兩個層次，從最基礎的入門級電路編程開始，難度逐漸提升，最后使每一位學生均能夠完成實際的案例綜合實驗，初步具備實際的工程能力。實驗教學環(huán)節(jié)中，教師需要秉持著良好的教學態(tài)度，平等對待每一位學生，給予學生充足的實驗參與時間，并引導學生積極表述自己的觀點，保證綜合實驗教學活動開展的效果。第二，開展合作探究的活動，增強學生實際電路設計能力。嘗試性實驗的方式能夠緩解學生的心理壓力，教師需要給與學生更多的鼓勵與支持。素質教育理念下不僅僅關注學生知識與技能的掌握情況，同時也比較關注學生合作意識、探究意識以及創(chuàng)新意識的培養(yǎng)。[3]素質教育理念下，教師可以通過開展合作探究活動的方式，將2名到4名學生劃分為一個小組，并且通過任務、資料查找、實驗驗收以及撰寫實驗報道等方式，不斷提升學生的實際工程能力，使各項數字電路設計實踐教學活動能夠更加貼近于科研項目研究流程，貼近于學生的實際生活。[4]比如教師可以為學生布置“編寫出租車計費器、電梯控制器以及自動售貨機”的相關任務。學生通過分組合作的方式，每一位學生負責完成一個項目，學生需要通過小組合作的方式，在規(guī)定的時間內完成項目合作。學生需要明確分工每一個人的工作，通過方案的設計、可行性的論證以及相關資料的查找等方式，完成實驗設計工作。在實驗參與的過程中，形成一定的合作意識與探究能力，學會合作、學會分析。學生完成合作實驗項目后，還需要進行實驗報告的撰寫，培養(yǎng)學生的邏輯分析能力。

四、結束語

信息化時代背景下，人才綜合實踐能力將會直接影響人才的綜合發(fā)展情況。教師可以通過基于課程教學的目標，循序漸進開展綜合實驗活動；開展合作探究的活動，增強學生實際電路設計能力等方式，將CDIO理念與數字電路設計實踐教學環(huán)節(jié)相互融合，為學生帶來全新的數字電路設計實踐學習體驗，使每一位學生都能夠在實驗參與、實驗設計的過程中，形成一定的綜合問題分析能力，真正體驗實踐教學的價值，促進學生的全面發(fā)展。

參考文獻：

[1]郝勇靜，孟曉彩，謝娟，等.基于CDIO教育理念的工科物理化學課程教學改革與實踐[J].邯鄲職業(yè)技術學院學報，2013，04（12）:74-76.

[2]潘勁松.基于項目式教學的《高等數學》課程整體設計研究——以湖南機電職業(yè)技術學院電類專業(yè)為例[J].職業(yè)時空，2016，01（23）:43-46+55.

[3]李道真，吳曉娟，郝艷榮，等.本科模擬電路理論及實驗課程教學內容和教學方法的改革與實踐[J].華北航天工業(yè)學院學報，2011，S1（13）:90-91+97.

第3篇：數字電路設計范文

關鍵詞：計算機應用；電子技術；高速數字；電路設計

由于近代科學技術發(fā)展的不斷深入，高新技術層出不窮，電子技術行業(yè)也得到了前所未有的改革，開始進入了一個嶄新的電氣時代。高速數字電路通過電子技術和計算機技術的巧妙結合，能夠集成高速變化信號在電路中所產生的電感、電熔等模擬特性的電路，對整個電路的各項參數進行調整和優(yōu)化，讓計算機高速數字電路系統(tǒng)保持一個理想的運行狀態(tài)。計算機高速數字電路設計的過程中，最需要注意的還是各個元器件的搭配，否則會對電路信號甚至是電路元器件的正常運行造成影響。但是，在實際的應用中，計算機高速數字電路設計技術卻受到一些因素的影響，例如，信號線間距離的影響、阻抗不匹配的問題、電源平面間電阻和電感的影響等，都會對計算機高速數字電路技術的運行效率產生影響，這也是要提升計算機高速數字技術的應用效率的重中之重。作者結合自身多年工作經驗，以及自身對計算機高速數字電路技術的了解，通過對計算機高速數字電路設計技術的分析，找出了主要對影響計算機高速數字電路設計技術的關鍵因素，同時也提出了幾點改進建議，希望對提升計算機高速數字電路系統(tǒng)的運行效率有所幫助，進一步促進電子產品行業(yè)的快速發(fā)展。

一、影響計算機高速數字電路設計技術的關鍵因素

1.1 信號線間距離

計算機高速數字電路設計技術的出現(xiàn)，給電子設計領域帶來了新的突破，對計算機電子技術的發(fā)展有著極大的作用。由于各方面原因及計算機高速數字電路設計技術自身的特點，現(xiàn)階段的計算機高速數字電路設計技術在應用過程中卻存在著許多問題。其中信號線間距離對計算機高速數字電路設計有著明顯的影響，一般情況下，信號線間的距離會隨著印刷版電路密集度的增大而變化，越來越狹小，而在這個過程中，也會導致信號之間的電磁耦合增大，這樣就不會對其進行忽略處理，會引發(fā)信號間的串擾現(xiàn)象，而且隨著時間的推移會越來越嚴重。

1.2 阻抗不匹配

在計算機高速數字電路設計技術應用過程中，阻抗是影響其信號傳輸的關鍵因素，由于設計的不合理，造成阻抗增大，從而影響信號的傳輸。在現(xiàn)階段計算機高速數字電路設計的過程中經常發(fā)現(xiàn)信號傳輸位置上的阻抗不相匹配的現(xiàn)象，這樣極易引發(fā)反射噪聲，而反射噪聲將會對信號造成一定的破壞，使得信號的完整性受到極大的影響。

1.3 電源平面間電阻和電感不穩(wěn)定

目前計算機高速數字化電路設計技術在諸多領域都得到廣泛的應用，根據實際情況，利用先進的電子技術進行設計，從而讓電子設備達到更好的運行效果。現(xiàn)階段計算機高速數字電路設計中，由于電源平面間存在電阻和電感，使得大量電路輸出同時動作時，就會使整個電路產生較大的瞬態(tài)電流，這將會對極端級高速數字電路地線以及電源線上的電壓造成極大的影響，甚至會產生波動的現(xiàn)象。

二、優(yōu)化計算機高速數字電路技術的有效措施

2.1 優(yōu)化電路信號設計，確保電路信號的完整性

為了確保計算機高速數字電路信號的完整性，要對計算機高速數字電路技術進行合理的設計，現(xiàn)階段計算機高速數字電路設計技術中，由于受到阻抗不匹配的影響，對電路信號的完整性也造成一定的影響，針對這點主要分為兩方面研究：一方面是對不同電路之間電路信號網的傳輸信號干擾情況進行研究，也就是以上所提到的反射和干擾的問題；另一方面，要對不同信號在傳輸的過程中，對電路信號網產生的干擾情況進行分析。計算機高速數字電路在運行的過程中，會受到阻抗不相匹配的因素而影響到電路信號的傳輸效率，而且，現(xiàn)階段計算機高速數字電路運行的過程中，阻抗很難控制，經常會出現(xiàn)阻抗過大或過小的現(xiàn)象，都會對電路信號傳播的波形產生一定的干擾，從而對計算機高速電路傳輸信號的完整性產生直接的影響。為了避免這類情況的發(fā)生，要對計算機高速數字電路設計技術展開研究，從正常理論來看，高速數字電路設計難以使電路與臨街阻抗的狀態(tài)相互符合，可以對計算機高速數字電路設計技術進行改進，保持系統(tǒng)處于過阻抗狀態(tài)，這樣就能保證計算機高速數字電路設計不會受到阻抗不等的狀態(tài)而影響到計算機高速數字電路信息傳輸的完整性。

2.2 優(yōu)化電路電源設計，減少電源系統(tǒng)阻抗

從理論上來看，如果高速數字電路設計中，電源系統(tǒng)中不存在阻抗的話是電路設計最理想的狀態(tài)，這樣整個信號的回路也不會存在阻抗耗損的問題，系統(tǒng)中的各個點的點位就會保持恒定的狀態(tài)。電源是計算機高速數字電路技術的重要組成元件，通過以上的分析得知，計算機高速數字電路設計中，由于受到電源平面間電阻和電感的影響，使得電源運行過程中會出現(xiàn)過電壓的故障，也就是電源的波形質量受到影響，嚴重影響到計算機高速數字電路運行的可靠性。計算機高速數字電路系統(tǒng)運行的過程中，就必須要考慮到電源的電阻和電感因素，而要減少電源面的電阻和電感對電源系統(tǒng)的影響，就必須對其采取降低的處理措施。從當今計算機高速數字電路系統(tǒng)電源材質的分析了解到，電路系統(tǒng)中大多數都是采用大面積銅質材料，如果結合電源系統(tǒng)要求來分析的話，這些材料遠遠達不到計算機高速數字電路電源的標準要求，這樣在系統(tǒng)正常運行的過程中勢必會受到一定的影響，對此，要將所有影響因素進行綜合性的考慮和研究，可以采用樓電容應用到電路中，這樣可以有效的避免或降低電源面電阻和電感對系統(tǒng)的影響，從而有效的提高計算機高速數字電路系統(tǒng)運行的可靠性。

三、總結

綜上所述，由于現(xiàn)代社會信息化、科技化、電氣化進程的不斷加深，也不斷促進電子設計行業(yè)快速發(fā)展，電子設計技術將在實踐中不斷創(chuàng)新進步，在社會經濟快速發(fā)展的過程中以滿足新時期的電氣時代需求。通過對高速數字電路設計問題進行有效合理的解決，對高速數字電路設計技術進行完善和創(chuàng)新，更進一步的促進了現(xiàn)代化技術和電子設計行業(yè)的發(fā)展，為我們國民經濟可持續(xù)發(fā)展帶來了有力保障?！?/p>

參考文獻

[1] 李琳琳. 高速數字電路設計中電源完整性分析[J]. 火控雷達技術. 2010（02）

第4篇：數字電路設計范文

關鍵詞：數字電子電路；VHDL；EDA技術；可編程芯片

中圖分類號：TN702 文獻標識碼：A 文章編號：1009-2374（2013）19-0051-02

大規(guī)模集成電路的出現(xiàn)以及計算機技術的不斷更新?lián)Q代與廣泛應用，促使數字電子電路的設計已經發(fā)展到了一個更新的領域，用以下四方面便足以顯示：（1）硬件電路的設計越來越趨向軟件化；（2）數字電路發(fā)展愈加芯片化；（3）電子器件以及與其相關的技術研發(fā)越來越多地朝著服務于EDA的方向；（4）電路設計技術的發(fā)展趨勢朝著更加規(guī)范化、標準化的HDL硬件描述語言及EDA工具的推廣使用上。當今的技術發(fā)展趨勢要求從業(yè)人員在進行數字電子電路設計過程中，必須具備運用電子計算機以及操作超大規(guī)模的可編程邏輯器件的能力。本文通過對以EDA與VHDL為基礎的數字電子電路開發(fā)設計過程進行簡要敘述，為該技術的推廣運用，做出必要的文獻研究支撐。

1 EDA技術概述以及其開發(fā)設計流程

1.1 EDA技術的基本知識

EDA技術指的是以計算機為工作平臺，將應用信息處理、計算機技術、智能化技術及電子技術進行融合的最新成果，進行電子產品的自動設計。20世紀60年代中葉，隨著技術水平的不斷進步逐漸，該技術結合了CAM、CAT、CAD以及CAE的綜合優(yōu)勢被逐步發(fā)展出來。

與其前身相比，EDA在以下五方面擁有著十分明顯的優(yōu)勢：（1）EDA技術能夠對目標進行現(xiàn)場編程，并即時地實現(xiàn)在線升級。（2）硬件電路設計過程中采用軟件設計的方式，通過輸入波形、原理圖、編程語言等指令，可以在進行硬件設計、修改、檢測中，不涉及任何硬件工具進行特定作業(yè)。（3）產品直面設計自動化。EDA技術能夠自動地根據設計輸入的電路原理圖或者HDL進行邏輯編譯、適配、布局、優(yōu)化等一系列工序調整并生成符合要求的目標系統(tǒng)。換句話說，就是運用電路功能完成對電子產品的測試、仿真、優(yōu)化全程操作。（4）EDA技術的經濟實用性更加科學、合理，不僅設計成本保持在較低水平，設計的靈活性也大大提高，同時新技術的開發(fā)周期也明顯縮短。（5）集成化程度更加完善。EDA設計方法，還有另外一種稱呼：利用芯片進行設計的方法，在集成芯片日益大規(guī)模的發(fā)展背景下，利用EDA技術，可以實現(xiàn)在芯片上構建系統(tǒng)的目的。

1.2 EDA技術的開發(fā)設計流程

EDA技術在設計方法上，通過對以往的“電路設計硬件搭試調試”模式進行革命化的轉變，代之以計算機自動化完成的模式（如圖1），完成了數字電子電路設計的巨大飛躍。

筆者將EDA技術設計過程中兩個最基本的組成部分設計載體：可編程邏輯器件PLD以及設計輸入：硬件描述語言VHDL進行具體介紹。

2 可編程邏輯器件PLD

可編程邏輯器件（Programmable Logic Device，PLD）是一種電子零件、電子組件，簡而言之也是一種集成電路、芯片。PLD芯片屬于數字型態(tài)的電路芯片，而非模擬或混訊（同時具有數字電路與模擬電路）芯片。PLD與一般數字芯片不同的是：PLD內部的數字電路可以在出廠后才規(guī)劃決定，有些類型的PLD也允許在規(guī)劃決定后再次進行變更、改變，而一般數字芯片在出廠前就已經決定其內部電路，無法在出廠后再次改變。

3 硬件描述語言VHDL

3.1 VHDL的基本知識

VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language，在電子工程領域，已成為事實上的通用硬件描述語言。具有以下特點與優(yōu)勢：（1）更強大的行為描述能力。有效避免具體的器件結構，為實現(xiàn)超大規(guī)模的電子系統(tǒng)設計與描述打下堅實基礎。（2）適用范圍多樣，且易于操作修改。VHDL采用國際通用的編程語言，能夠很好地適用于不同版本的EDA工具，為操作者進行使用和修改提供了極大的便利。（3）設計描述過程獨為一體。編程人員能夠在對設計最終目標以及其他設計領域不甚了解的情況下，完成自身的編程操作工序。（4）使用EDA工具可以十分方便地對VHDL語言進行進一步的優(yōu)化提升，由于EDA工具對其的可識別性，EDA可以實現(xiàn)對VHDL的設計語言重新進行整合、升級，并用門級網表將其表示出來。

3.2 基于VHDL的設計實例

用一個簡單的狀態(tài)機舉例說明

4 結語

通過使用精簡描述語言VHDL進行數字電子電路設計，不僅能夠完成各種邏輯復雜、規(guī)模龐大的數據運算，更可以有效地將設計周期大大縮短，提高整個系統(tǒng)的可靠性以及集成度。

參考文獻

[1] 于玲.EDA應用課程教學改革分析[J].遼寧工業(yè)大學學報（社會科學版），2012，（1）：136-138.

[2] 王彩鳳，胡波，李衛(wèi)兵，杜玉杰.EDA技術在數字電子技術實驗中的應用[J].實驗科學與技術，2011，（1）：782-783.

[3] 李曉敏，徐濤.EDA技術在“數字電子技術”課程中的應用[J].中國科技信息，2011，（9）：167-169.

第5篇：數字電路設計范文

近幾年，隨著科技的發(fā)展和網絡技術的普及，各種先進的電子技術開始蓬勃發(fā)展，目前，在電子產品設計中比較先進的技術是EDA技術，在電子系統(tǒng)設計中，它不需要硬件電路的支持就可以直接修改程序中的錯誤及系統(tǒng)功能，不僅縮短了研發(fā)周期，而且節(jié)約研發(fā)成本。EDA技術應用于數字電路綜合實驗設計中，可以有效地提高學生對數字電路綜合應用能力。本文主要探討 EDA技術在數字電路綜合實驗設計中的應用及特點。

【關鍵詞】EDA 數字電路 綜合實驗設計 應用

數字電路是高等院校理工科電子信息類專業(yè)中一門重要的基礎課，數字電路的知識比較復雜，對于初學者來說不容易理解，而采用數字電路實驗有助于學生理解數字電路的知識及相關理論。在教學中通過數字電路表決器、計數器等簡單的實驗教程，幫助學生理解、學習數字電路，掌握各個單元電路的相關知識及理論概念，綜合利用數字電路的特點應用于實際生活中，提高學生解決工程實際問題的能力。

1 EDA技術特點

1.1 模塊化設計

EDA技術采用現(xiàn)在社會上最先進的設計方法，它是一種“自上而下”的全新設計，屬于模塊化設計方法，具有模塊化設計方法的優(yōu)勢。

1.2 縮短設計周期，降低設計費用

EDA技術應用于設計中，可以單獨于器件的結構而獨立存在。所以，在設計時，設計者不用考慮芯片結構等器件對數字電路的限制，可以使設計者更專心于設計。同時減少設計風險，降低設計所需費用，縮短設計周期。具有良好的經濟效益與社會效益。

1.3 實現(xiàn)電路的移植

EDA技術應用于數字電路設計中，可以實現(xiàn)簡單的移植工作。它采用硬件描述語言進行設計，這種設計方法可以完全獨立于目標器件的結構而存在，簡單、方便，很受設計者的歡迎。

2 MAX+Plus II軟件

我們采用MAX+Plus II軟件對數字電路進行分析研究，這種軟件簡單易用，非常適合剛入門的學生學習。在利用這個軟件學習數字電路時，在自身熟悉的設計方式基礎上建立一個新的設計，這款軟件會自動將設計轉換成設計者所需要的格式。通過該軟件的編譯、仿真、等功能，快速的完成各種不同的數字電路系統(tǒng)設計。另外，此軟件的器件庫和模型庫非常多可以幫助學生設計數字電路原理圖；另外，它還具有強大的仿真、分析功能。

3 數字頻率計綜合實驗系統(tǒng)設計

3.1 實驗方案設計

在本實驗中要求學生采用數字電路中相關器件，設計一個數字頻率計來測量數字電路的信號頻率，然后將所測量的信號頻率結果顯示在數字電路的數碼管上。在進行實驗之前，將實驗系統(tǒng)劃分為不同的模塊進行分析數字電路工作過程，比如測頻控制電路、脈沖發(fā)生電路、計數電路、鎖存電路、信號整形電路、動態(tài)掃描等。通過各個模塊之間的相互協(xié)調來完成數字電路之間的信息的傳遞與顯示。

3.2 試驗系統(tǒng)模塊設計

3.2.1 脈沖發(fā)生電路模塊

脈沖發(fā)生電路由一片14 bit二進制串行計數或者是CD4060分頻器再加上一些阻容元件構成。它主要是用來產生系統(tǒng)所需要的頻率信號，比如：動態(tài)掃描電路的1 kHz掃描頻率信號和測頻控制電路所需的頻率為2 Hz的時基信號。

3.2.2 信號整形電路分析

在信號整形電路中，測信號的波形有三種波，外形像長方形的矩形波、類似于三角形的三角波和正弦波，在進行信號計數之前，首先要變換波形，在設計時將不同的波形信號變換成相同的信號波形進行測量。對信號進行整形時需要利用芯片機來測量，然后將得到的脈沖信號作為計數電路的輸入時鐘信號。

3.2.3 測頻控制電路分析

數字電路的頻率測量方法一般使用計數法，測頻控制電路需要產生脈寬為1s的脈沖信號，來控制技術電路的技術使能。技數結束后，將結果鎖存到寄存器中，使數據顯示更加穩(wěn)定。鎖存好技術結果后，還需要一個清0信號，以便清除計數電路中上一次的技數結果。

3.2.4 計數電路模塊

技術電路模塊是用來計數待測信號的，一般由8個一位10進制加法計數器一同步級聯(lián)的方式構成。技術過程受測頻控制電路輸出信號的控制。技術結果鎖存后，利用清零信號將電路中的8個計數器統(tǒng)一清零，為下一次的技術做準備。

3.2.5 鎖存電路模塊

鎖存電路，顧名思義就是用來鎖存計數電路的計數結果，由4個異步清零信號的觸發(fā)器組成。電路中每次計數結束時，測頻控制電路輸出信號就會產生一個上升沿，將技術結果鎖入寄存器。

3.2.6 動態(tài)掃描顯示電路模塊

該模塊的整個電路由1個用74160、1個3-8譯碼器和非門構成的8進制計數器、4個8選1數據選擇器和1個顯示譯碼器7448組成。8進制計數器在數字電路中主要用于產生3―8的譯碼器選和等，4 bit送到顯示譯碼器進行譯碼時利用4個8選1數據選擇器輸入32位數據進行選擇。

4 結語

這種基于EDA技術的數字電路綜合設計實驗模式是現(xiàn)代數字電路設計中重要的組成方式，數字電路中很多單元電路與設計方法都很好的應用在實驗設計中，幫助學生了解、掌握電路設計方法和技能。提高學生的動手能力與解決實際問題的能力。

參考文獻

[1]蔡春曉，張國慶.EDA教學在數字電路實驗中的實踐與探索[J].高教論壇，2010（11）：39-40.

[2]杜世民，楊相生，楊潤萍，殷金曙.基于EDA技術的數字電路綜合實驗研究[J].實驗技術與管理，2012，29（10）：93-96.

[3]黃勤易.利用EDA技術進行數字電路設計性實驗的研究[J].半導體技術，2006，31（1）：20-22.

[4]張永生.EDA技術在數字電路中的應用研究[J].科技傳播，2012（4）：142-143.

作者簡介

陸元婷（1981-），女，貴州省遵義市人。碩士學位?，F(xiàn)為遵義醫(yī)學院醫(yī)學信息工程系講師。主要研究方向為軟件工程。

第6篇：數字電路設計范文

隨著電子技術的不斷發(fā)展，高速數字電路在發(fā)展獲得了極大的機遇。加上近年來，我國在高科技領域快速發(fā)展，加速了高速數字電路的發(fā)展。通過高速數字電路的快速發(fā)展，建立一個高速的數據系統(tǒng)，確保數據的正確傳輸，當前高速數字電路中的信號完整性設計已經成為了一個熱點性問題。本文主要針對高速數字電路信號完整性的相關概念進行論述，并且給出了相應的設計方案討論。

【關鍵詞】高速數字電路 信號完整性 設計

面對當前高速的網絡通信發(fā)展，對于視頻信號的處理、傳輸的需求也有所提高，這為高速數字電路信號的設計得到了極大的發(fā)展機遇。電路板的設計從以前的放線、布線逐漸成為了一門專業(yè)學科，而當前的高速數字電路設計中逐漸從原來的單一信號轉變?yōu)槟壳暗男盘柾暾栽O計。這一結構的發(fā)展，使得信號完整性、電源完整性以及電磁兼容完整性三者之間在相互協(xié)同工作，并且獲得的效果很好。同時實現(xiàn)這三者之間的協(xié)同發(fā)展，也是目前急需解決的關鍵性問題。

1 信號完整性的相關研究介紹

所謂的信號完整性即Signal Integrity，主要是指信號沿著傳輸線的一端傳輸到另外一端并成功接收之后，然后對其完整的波形進行觀測，通過比較信號的輸入和輸出的電壓和時序的響應能力。電路中的信號以某種既定的時序、時間以及電壓等達成集成，那么則表示該信號處于完整性。與之相反，表示該信號的完整性遭到了破壞。對信號完整性的研究中主要針對信號的波形、電壓、相互連線的作用和電氣特性參數性能影響等內容。那么在實際的研究過程中對于信號的完整性進行分析信號的單一網絡質量、多網絡間串擾、電源和地分配的軌道塌陷以及系統(tǒng)的電磁輻射和電磁干擾等。高速數字電路信號在進行完整性設計的時候，由于科學界沒有解決好從直流到毫米微波的超寬頻快速變化信號，而且也有縱橫交錯的超細微互相連接封裝的結構，形成了復雜的電磁場。

2 高速數字系統(tǒng)相關介紹

隨著計算機技術的不斷發(fā)展，計算機性能得到了極大的飛躍，尤其是在處理芯片的發(fā)展上，主要根據衡量芯片的時鐘頻率作為指標來衡量其性能。由于光刻法會造成時鐘的頻率出現(xiàn)越來越高的趨勢，同時也會產生尺寸較小的晶體管門溝道，這會給信號的完整性帶來非常嚴重的影響。隨著時鐘頻率不斷提高，需要更長的讀取數據線或者時鐘線，并且還需要足夠的時間來讀取處于高低電平狀態(tài)的信號。在此過程中需要很短的時間進行信號轉換，但是隨著信號不斷上升而減小，信號的完整性就更難解決。我們在對時鐘的頻率范圍進行限定，以此來確定高速數字，衡量一個數字電路是否屬于高速，則需要根據數字信號的上升和下降的時間來進行確定。轉折頻率與數字上升的時間存在著關聯(lián)，但是與時鐘頻率卻無關。

Fknee=0.35（或0.5）/Tr，其中Fknee表示的是轉折頻率，數字的脈沖能量大部分集中在此頻率之下；Tr表示的是脈沖上升時間。任何的數字信號的時域特性均是由Fknee頻率下的信號所決定。Fknee可以通過將時間與頻率聯(lián)系起來作為數字信號含頻率的實際邊界。

3 基于信號完整性的高速數字系統(tǒng)設計方案

3.1 新產品的設計方案

新產品在設計的時候如果忽略了信號的完整性，那么勢必會造成開發(fā)的進度推后，同時也會造成開發(fā)費用升高，而且可能導致產品無法制造出來。從傳統(tǒng)的制造來看，一個新的產品設計方案通常缺少了實時、有效、定量的分析和評估，那么只有通過設計經驗來進行項目產品評估。因此我們在設計新方案的時候要消除信號完整性的問題，并且在產品設計周期中要盡量的消除此問題。

3.2 信號完整性分析模型以及工具介紹

對于高速數字電路信號完整性的設計主要有建模、仿真以及特征參數化幾個方面。其中建模選擇有源器件的模型和無源器件模型，通過此兩種不同的模型完成高速數字電路信號完整性設計，值得注意的是：有源器件模型通常與SPICE模型兼容，也會與輸出和輸入緩沖接口兼容。對于高速數字電路中的信號完整性設計中仿真工具的使用，常會有電路仿真器、行為仿真器、電磁仿真器等等幾類。其中電路仿真器在時域頻域中實現(xiàn)對電路元件對應差分方程進行求解，以此來對各個電路節(jié)點完成電壓和電流的預測。通過電路仿真器可以表示出各個導體與電介質之間轉化而成的電容、電阻以及電感之間的耦合關系。行為仿真器往往是在時域內采用表格、傳輸線等模型來表示傳遞函數的無源元件模型，根據傳遞函數預測出各個節(jié)點之間的電流和電壓。電磁仿真器則主要是時域或者頻域范圍中實現(xiàn)方程求解并且仿真出各個位置的磁場和電場。

4 結語

伴隨著電子通信技術的快速發(fā)展，高速數字系統(tǒng)在設計上與以往有著很大的不同，其主要的不同點表現(xiàn)在集成的規(guī)模變得越來越大，而且I/O數量越來越多，單板的互連密度逐漸加大。隨著時鐘頻率不斷變高，信號的邊緣速率變得越來越快，致使系統(tǒng)與單板信號的完整性受到影響。從市場的研發(fā)以及產品在市場上的推廣來看，一次性的設計成功就顯得非常重要，那么從根本上解決信號的完整性問題將對于產品的影響非常大。

參考文獻

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[2]桂亮.信號完整性研究及其在網絡視頻監(jiān)控終端中的應用[D].浙江工業(yè)大學，2012.

[3]郭褚冰.基于企業(yè)級路由器硬件系統(tǒng)的高速信號完整性分析與設計[D].重慶大學，2013.

[4]孟垂建.基于信號完整性的PCB仿真設計與分析研究[D].哈爾濱工程大學，2013.

第7篇：數字電路設計范文

關鍵詞：數字頻率計 EDA VHDL 波形仿真

中圖分類號：TN79 文獻標識碼：A 文章編號：1007-9416（2013）11-0135-03

1 引言

傳統(tǒng)的設計方法是基于中小規(guī)模集成電路器件進行設計（如74系列及其改進系列、CC4000系列、74HC系列等都屬于通用型數字集成電路），而且是采用自底向上進行設計?，F(xiàn)代電子設計技術的核心的發(fā)展方向是基于計算機的電子設計自動化技術，即EDA（Electronic Design Automation）技術[1]。EDA技術減輕了設計人員的工作強度，提高了工作效率，縮短了產品的研發(fā)周期，是電子設計技術的一個巨大進步。超高速集成電路硬件描述語言（Very-High-Speed Integrated Circuit Hardware Description Language， VHDL）語言是EDA設計中一種重要的仿真語言，具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下和基于庫的設計的特點，被廣泛的應用于CPLD/FPGA的設計中。

在電子技術中，頻率是最基本的參數之一，并且與許多電參量的測量方案、測量結果都有十分密切的關系[2，3]。數字頻率計是一種基本的測量頻率的電子儀器，廣泛應用于航天、電子、測控等領域。采用常規(guī)數字電路設計數字頻率計，所用的器件較多、連線比較復雜，而且存在延時較大、測量誤差較大、可靠性低等缺點。本文研究了基于EDA的數字頻率計電路的設計方法，介紹了數字頻率計的相應模塊，并開展了相應的仿真實驗。

2 數字頻率計的設計原理

2.1 VHDL語言與軟件仿真平臺

VHDL出現(xiàn)于1982年，是一種針對于電路設計的高級語言。VHDL語言用于描述硬件電路，已經成了一種通用的硬件設計交換媒介[4]。該語言相比于其他語言具有對硬件的描述能力強、覆蓋面廣、語言精煉簡潔、可讀性強等特點，并且，VHDL支持支持模塊化設計，縮短了開發(fā)的周期。

MAX+PLUSⅡ可編程邏輯開發(fā)軟件是Altera公司推出的第三代PLD 開發(fā)系統(tǒng)，該軟件提供了全面的邏輯設計能力，包括電路圖、文本和波形的設計輸入以及編譯、邏輯綜合、仿真和定時分析以及器件編程等諸多功能。具有包括開放式的界面、與結構無關、多平臺、完全集成化、豐富的設計庫在內的突出優(yōu)點。其系統(tǒng)界面如圖1所示。

2.2 設計基本原理

數字頻率計的基本設計原理是選取一個頻率穩(wěn)定度較高的頻率源作為基準頻率，對比測量其他信號的頻率，計算每秒內待測信號的脈沖個數。我們從MAX+PLUSⅡ實驗臺輸入兩個不同的時鐘頻率，其中一個作為基準頻率（這里選取的是1HZ的CLK信號），另一個作為待測頻率，經過相應的分頻或倍頻后，通過頻率計計算出待測頻率的頻率值。由于本次設計的數字頻率計采用1HZ的時鐘頻率作為基準頻率，因此，我們需要計算1秒鐘時基內待測信號整形后脈沖的個數，相應的計算結果即為當前頻率值，并用十進制數碼管顯示最終結果[5，6]。

本頻率計是8位十進制數字頻率計，由四個模塊構成：控制模塊，有時鐘使能的十進制計數器模塊，鎖存器模塊和譯碼顯示模塊。數字頻率計系統(tǒng)組成方框圖如圖2所示。

在上圖中出現(xiàn)了三個重要的控制信號，分別是計數控制信號、鎖存信號和清零信號。其中，計數控制信號是長度為1秒的高電平脈沖周期信號，可以對頻率計的每一個計數器的使能端進行同步控制。實驗中，當計數控制信號為高電平時開始計數；低電平時停止計數，并保持所計的數；鎖存信號的上升沿到來時，將計數器在前一秒鐘的計數值鎖存在鎖存器中，并控制顯示模塊顯示當前數；鎖存計數值后，由清零信號清除計數模塊中的值。

3 模塊實現(xiàn)

根據上述描述，數字頻率計包含了控制模塊，計數器模塊，鎖存器模塊和譯碼顯示共四個模塊。下面我們將分別介紹這四個模塊，并且給出其中最核心模塊控制模塊的設計程序。

3.1 控制模塊

控制模塊是本頻率計設計的核心模塊，既要求對頻率計的每一個計數器的使能端進行同步控制，又要求能產生鎖存信號將計數值記錄到鎖存器中。由此，利用VHDL語言設計該控制模塊如下，仿真波形如圖3所示。

3.2 其他模塊

計數模塊是對被測頻率信號進行頻率計數測量的模塊，由8個一位十進制計數器級聯(lián)組成，當時鐘使能輸入端為高電平時，進行計數，反之，鎖定計數值。

我們可以先通過VHDL語言編寫1個一位十進制計數器，再將其原件化后搭建成八位十進制計數模塊。鎖存模塊由鎖存器構成，當鎖存信號的上升沿到達后信號被鎖存到寄存器的內部，并由鎖存器的輸出端輸出。譯碼顯示模塊對四位BCD碼進行鎖存，并轉化為相應的三組七段碼，用于驅動數碼管，譯成能在數碼管上顯示的相對應的數值。

根據本節(jié)所描述的各模塊的基本原理，我們分別用VHDL語言進行編程實現(xiàn)，下一節(jié)將給出數字頻率計的仿真結果。

4 仿真結果

在MAX+plus II的原理圖編輯窗口的空白處雙擊，將彈出“Symbol”窗口，點擊左側的元件庫欄中的Project項，選擇剛才第3部分中生成的各個功能模塊，再點擊下方的OK，即可將此元件調入原理圖編輯窗口中，并根據各模塊功能和頻率計的功能進行連接并生成頂層電路文件，如圖4所示。

數字頻率計的最終仿真波形如圖5所示。實驗驗證了上述設計的正確性。

5 結語

本文基于EDA技術設計了數字頻率計，描述了各模塊的基本原理，用VHDL語言編程實現(xiàn)，并在MAX+PLUSⅡ軟件上進行設計仿真，給出了最終的仿真實驗結果。需要指出的是，用戶可以在基本電路模塊的基礎上，修改VHDL源程序達到增加新功能的目標，例如由目前的8位增加到16位，改變基礎頻率的輸入等，而不必更改硬件電路。

參考文獻

[1]李曉輝.數字電路與邏輯設計[M].國防工業(yè)出版社，2012年.

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[3]潘明.基于復雜可編程邏輯器件的數字頻率計設計[J].廣西科學院學報，2002，18（4）：244-251.

[4]齊京禮，宋毅芳，陳建泗.VHDL語言在FPGA中的應用[J].微計算機信息，2006，22（12）： 149-151.

第8篇：數字電路設計范文

關鍵詞:PC機;C語言;單片機;硬件;集成塊;數字集成電路測試儀

中圖分類號:TN431文獻標識碼:A文章編號:1009-2374(2009)20-0035-02

在數字電路實驗室,集成塊是常見的,由于它的體積較小,性能的好壞很難判斷。因此,這里提出運用了單片機原理、C語言、通信原理、低頻電路、數字電路等基本知識,設計了一臺基于PC機的數字集成電路通用測試儀。這里主要探討硬件電路構思與設計。

該測試儀主要是運用單片機的接口與顯示程序和C語言的串行通訊程序來測試14管腳、16管腳的74Ls系列的集成塊好壞。主要用到單片機CPU集成塊89C51、驅動器集成塊164、通信集成塊232。該測試儀運用發(fā)光二極管實測燈與標準燈的發(fā)光情況相比較,來判斷其好壞。該方法簡單方便,是實驗室不可缺少的工具之一。

一、想法的來源

一塊小小的集成塊,如何才能判斷它的好壞呢?當然,有一些集成塊在工作時是可以用萬用表測量其管腳電壓來判斷它的好壞,但是比較麻煩。

“數字集成電路通用測試儀”,目的是能夠簡單而且方便地測試集成塊的好壞。它主要是運用單片機的匯編語言和C語言來編程,還要用到通信原理、數字電路等知識。

該測試儀可以單拍測試,也可以連續(xù)測試,通過串行通訊送過來的數據,用發(fā)光二極管的發(fā)光情況來判斷。用實測燈(綠色二極管)與標準燈(紅色二極管)的亮暗來比較,如果兩者發(fā)光情況一致,則表示通過,說明集成塊是好的;如果不一致,則表示通不過,說明有管腳壞了。

有了這種測試儀,我們可以很方便地判斷集成塊的好壞,減少了實驗室人員的工作量,具有很強的實用性。

二、總體設計

(一)技術指標

1.測試管腳數≤16PIN;

2.測試速度

3.測試品種可任意更換。

(二)技術要求

1.能對各種數字集成電路進行功能測試。

2.可連續(xù)測試,連續(xù)測試時,每按一次按鈕,可全部測完,發(fā)光二極管上給出合格(失敗)判斷,并將測試結果在PC機上顯示。

3.也可單拍測試,單拍測試時,每按一次按鈕,進行一個節(jié)拍的測試并在顯示器顯示節(jié)拍號。

4.通過鍵盤操作,可將盤上的品種程序調入測試儀,測試結果通過串口回送PC機,PC機在屏幕上能顯示合格管腳圖形及實測管腳圖形。

(三)硬件設計

對于生活在現(xiàn)代科技發(fā)達的社會技術人員來說,軟件已經成為一種時尚,有了軟件,提高了現(xiàn)代人生存的速度,但是,有些軟件的應用必須在硬件的基礎上才能夠使用。對硬件電路的設計不但要熟練掌握低頻電路原理、高頻電路原理、數字電路原理、還得熟練掌握電子設計自動化(EDA)的技術。

(四)軟件設計

軟件設計和硬件設計必須結合進行。在本次課題設計中,主要是運用LCAW軟件和C語言進行編程,用PROTEL軟件畫原理圖。

基于PC機的數字集成電路通用測試儀設計時所用到的元件比較多,設計時必須根據原理圖仔細安裝,熟練掌握有關軟件的使用,并且特別要注意軟、硬件的結合使用。

三、硬件電路的設計

如一般的計算機系統(tǒng)一樣,單片機的應用系統(tǒng)由硬件和軟件所組成。硬件由單片機、擴展的存儲器、輸入/輸出設備等硬部件組成的機器,軟件是各種工作程序的總稱。硬件和軟件只有緊密結合、協(xié)調一致,才能組成高性能的單片機應用系統(tǒng)。在系統(tǒng)的研制過程中,軟硬件的功能總是不斷地調整,以便于相互適應。硬件設計的任務是根據總體設計要求,在所選擇的機型的基礎上,具體確定系統(tǒng)中所要使用的元器件,設計出系統(tǒng)的電路原理圖,必要時做一些部件實驗,以驗證電路圖的正確性,以及工藝加工的設計加工、印制板的制作、樣機的組裝。

(一)硬件設計要點

一個設計確定后,經過詳細調研,可能產生多種設計方案,在眾多的設計方案中怎樣選擇?為使硬件設計盡可能合理,應重點考慮以下幾點:

1.盡可能選擇功能強的芯片,以簡化電路。

2.留有余地。在設計硬件電路時,要考慮到將來修改、擴展的方便。ROM空間、RAM空間、I/O端口,在樣機研制出來后進行現(xiàn)場試用時,往往會發(fā)現(xiàn)一些被忽略的問題,而這些問題是不能單靠軟件措施來解決的。如有些新的信號需要采集,就必須增加輸入檢測端,有些物理量需要控制,就必須增加輸出端。如果在硬件設計之初就多設計出一些I/O端口,這個問題就會迎刃而解;A/D和D/A通道和I/O端口同樣的原因留出一些A/D和D/A通道,將來可能會解決大問題。

3.以軟代硬。單片機和數字電路本質的區(qū)別就是它具有軟件系統(tǒng)。很多硬件電路能做到的,軟件也能做到。原則上,只要軟件能做到的就不用硬件。硬件多了不但增加成本,而且系統(tǒng)故障率也提高了。以軟代硬的實質是以時間代空間,軟件執(zhí)行過程需要消耗時間,因此,這種代替帶來的不足就是實時性下降,在實時性不高的場合,以軟代硬是很合算的。

4.工藝設計。包括機箱、面板、配線、接插件等。必須考慮到安裝、調試、維修的方便。另外,硬件抗干擾措施也必須在硬件設計時一并考慮進去。

(二)所用芯片介紹

硬件設計的步驟中的第一步就是查找可能涉及的芯片的資料。這是一步非常重要的步驟。它是硬件電路設計正確性和可靠性的基礎。

1.89C51芯片的簡介。AT89C51是一種低功耗、高性能內含4K字節(jié)閃電存儲(Flash memory)的8位CMOS微控制器。片內閃電存儲器的程序代碼或數據可在線寫入,亦可通過常規(guī)的編程器編程。AT89C51芯片內部具有下列硬件資源:4K字節(jié)閃電存儲器,128字節(jié)RAM ,32條I/O線,兩個16位定時/計數器,五源兩級中斷結構,全雙工串行口,片內震蕩器及時鐘電路等。AT89C51片內含三個封鎖位,若封鎖位LB1已被編程,則EA引腳上的邏輯電平在芯片復位時被采樣并鎖存。但如果該器件上電時無復位,那么相應鎖存器便被初始化為隨機值,此值將保持到復位時止。片內閃電存儲器的編程,AT89C51片內存儲器售后通常處于擦除狀態(tài),即每一地址單元內容均為FFH,人們隨時可對其編程,編程電壓有高壓12V的,也有低壓5V的低壓編程方式為在用戶系統(tǒng)內對AT89C51進行編程提供了方便;而高壓編程方式則與常規(guī)的閃電存儲器或EPROM編程器相兼容。

2.RS-232芯片的簡介。RS-232是美國電氣工業(yè)協(xié)會推廣使用的一種串行通信總線標準,是DCE(數據通信設備,如微機)和DTE(數據終端設備,如CRT)間傳輸串行數據的總線。TC232內部有兩個發(fā)送器和兩個接受器,還有一個電源變換器,是一種廉價RS232電平轉換器, RS232C雖共有25根信號線,但在近程通信不需要調制解調器的情況下,一般只用少量信號線。若采用直接通信,則通常只用TXD和RXD及地信號線。

3.164芯片的簡介。方式0是外接移位寄存器的工作方式,用以擴展I/O接口。輸出時將發(fā)送數據緩沖器中的內容串行地址到外部的移位寄存器,輸入時將外部移位寄存器內容移入內部的移位寄存器,然后寫入內部的接受數據緩沖器。在以方式0工作時,數據由RXD串行地輸入/輸出,TXD輸出移位脈沖,使外部的移位寄存器移位。方式0輸出時,串行口上外接74LS164串行輸入并行輸出移位寄存器的接口。TXD端輸出的移位脈沖將RXD端輸出的數據移入74LS164。CPU發(fā)送數據緩沖器SPUF寫入一個數據,就啟動串行口發(fā)送,對SBUF的寫信號在S6P2時把1寫入輸出移位寄存器的第9位,并使發(fā)送控制電路開始發(fā)送。內部的定時邏輯在對SBUF寫和SEND被激活(高電平)之間有一個完整的機器周期。在SEND有效時,輸出移位寄存器中輸出位內容送RXD端輸出,移位脈沖由TXD端輸出,它使RXD端的輸出數據移入到外部的移位寄存器。

(三)硬件電路的設計

硬件電路的設計如下圖所示:

參考文獻

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[2]周仲.國內外常用集成電路互換手冊[M].上海:上?？茖W技術文獻出版社,2001.

第9篇：數字電路設計范文

【關鍵詞】測頻；頻率計；電路設計

1.相關理論概述

數字頻率計采用數字電路制作成以十進制碼來現(xiàn)實被測信號頻率，對于周期性變化的信號頻率能夠實現(xiàn)有效的測量的一種儀器。它是教學、科研等工作中的基礎測量儀器，在模擬電路和數字電路實驗中有著重要的作用，其能夠直接讀出信號源所產生的不同頻率范圍的信號將會對實驗產生很大的影響。頻率計主要用在正弦波、矩形波等周期性信號頻率值的測量等，它的拓展功能能夠實現(xiàn)對信號周期及其脈沖寬度的測量，引起對信號源的接受敏捷度使得其稱為試驗箱中的重要組成部分。

信號頻率測量方法按照工作原理可以分為無源測量、比較測量、示波測量及技術等測量方法。其中最常見的測量方法是電子計數器，在該種技術下，頻率計實現(xiàn)單位時間內被測信號脈沖數的直接計數，并將其頻率值以數字的形式顯示。實現(xiàn)了對不同頻率、精確度的測頻需求，保障了測量結果的精確度和速度。

2.整形電路的設計

整形電路就像把模擬的信號轉換成為二值信號，也就是使其成為只有高電平和低電平的離散信號。在電路設計時我們可以將電壓比較器用作模擬電路及數字電路的接口電路，通過其把非矩形信號轉換成矩形信號。在選擇比較器時，我們要充分考慮影響信號接收和轉換功能的各種因素。下圖為其整體設計結構圖：

首先，是信號傳播可能存在的延遲及時時間。信號傳播的延遲時間是比較器選擇時所要考慮的重要參數，這種時間的延遲有當信號通過元器件時所產生的傳輸時間上的延遲和信號上升及下降的時間延遲，只有將延遲的時間降低到最小才能有效的縮短信號處理的時間。

其次，要充分考慮電源電壓對比較器的影響。就傳統(tǒng)而言，比較器一般需要正負 15 伏的雙電源來進行供電或者需要達到36 伏的單電源進行供電，這種傳統(tǒng)的比較器在一些工業(yè)控制中仍有使用的空間和發(fā)展前途但以不適應發(fā)展的主流。現(xiàn)在多數的比較器需要在限定的電壓條件下進行工作，即在電池電壓所能夠運行的單電源單位內進行工作，因此對其提出了低電流和小封裝等當面的要求，并且在實際的應用中比較器還應該具備一定的關斷的功能。當具備上述條件是，比較器才能夠在試驗箱中得到有效的利用，保證頻率計在不同電源電壓條件下的正常工作。

再次，充分考慮功耗對比機器的影響。功耗的大小直接影響比較器使用壽命和工作效果，功耗越低時其比較器的耗損相對較低，使用使用壽命得到延長，然而功耗由于器件的運作速度相關，功耗降低的同時可能帶來運作速度的降低，因此，在比較器選擇時，充分考慮功耗與元器件壽命及其運作速度的關系，尋得一種最優(yōu)組合。

最后，不可忽視門限電壓對比較器的影響。器件的設置可以用來實現(xiàn)對門限電大的測量，門限電壓的大小與電路抗干擾能力呈現(xiàn)一種正比例的關系但與其敏感度成反比例關系。當我們通過對門限電壓的測量并通過一定的公式計算，根據實際工作的需要來確定門限電壓的具體值。

當我們充分考慮上述影響因素時，便會有針對性的選擇相應的新品用于單元電路的設計，從而實現(xiàn)信號在電路中的順利傳輸，避免芯片燒壞等現(xiàn)象的發(fā)生。

3.計數電路的設計

實現(xiàn)對信號的整形后我們便要關注一些低頻信號由于其上升速度等原因可能產生的計數影響，因此在電路設計時應該根據信號的特點來完善計數電路的設計。低頻信號上升緩慢或者高頻信號疊加于其中時會使得計數電路將該種抖動作為輸入脈沖予以計數，從而產生計數上的誤差。避免該種現(xiàn)象的發(fā)生，我們可以通過低通濾波器的使用來處理低頻信號傳輸中可能產生的抖動，并經過濾波器濾除疊加的高頻信號。而反相器的使用可以實現(xiàn)在濾波前把高頻信號和低頻信號予以分開，即僅使低頻信號經過反相器實現(xiàn)濾波得到比較規(guī)則的矩形信號而高頻信號則不經過該過程。經濾波后的矩形信號輸入到單片機中，在單片機選擇時，低電壓、高性能是我們考慮的重要方面，同時還要選擇體積較小功能相對較強的單片器，實現(xiàn)迅速有效的技術。單片機計數器的精確度和終端結構的類型都會影響計數結果，通過精密比較器的植入和振蕩器電路的設置，實現(xiàn)頻率計的精度和存儲等方面的要求。在單片機選擇時還應該考慮技術進步革新對于存儲器程序的選擇和更新的可能，并且考慮單片機大小對于整個電路系統(tǒng)的影響，保證程序寫入的便利性。下圖為其計數模塊設計圖：

此外，對于計數電路的設計還要考慮信號頻率高低的不同對計數器可能產生的影響，實現(xiàn)單片機對不同信號頻率進行分頻處理。經過整形后的信號進入選定規(guī)格的反相器后，對不同頻級的信號進行分級處理，單片機頻率自動分辨處理能力的選擇能夠有效的降低一些頻級信號的分辨和處理，保證計數器工作的效率和速度。同時計數器的顯示值的大小根據信號的頻值進行實現(xiàn)隨機變動，實現(xiàn)對不分頻信號、高頻機低頻信號的有效計數。

4.顯示電路的設計

顯示電路是數字頻率計電路設計的重要組成部分，它負責將整形電路及計數電路處理的數據顯示出來。在該電路設計時我們要考慮的因素便是顯示材料的選擇及數據顯示的方式。LED 數碼管的類型會對數據的現(xiàn)實產生一定的影響，而該種材質的數據顯示方式又分為動態(tài)和靜態(tài)兩種。就兩種現(xiàn)實方式的優(yōu)缺點而言，靜態(tài)現(xiàn)實具備較高的亮度，為我們及時準確的讀取數值提供了視覺便利，且其接口編程相對容易，但是該種顯示方式會占用較多的口線，顯示的位數直接關系到鎖存器的數量，這直接帶來所用器件數量繁多和連線的龐雜 ；而動態(tài)顯示相交而言能夠避免上述一些缺點。在動態(tài)顯示使用時，先確定未選實現(xiàn)選定未選的段碼的顯示，經過一定的延時再實現(xiàn)對下一選定為送段碼顯示，并依此循環(huán)。下圖為其顯示模塊圖：

其具體的工作流程可以解釋為，單片機中不同的構建作為譯碼器實現(xiàn)信號的輸入，由譯碼器的輸出來確定數碼管的選擇位。將每個數碼管的公共端與一個接有高電平的 PNP 三極管的集電極相連，同時將三極管的基極和譯碼器的輸出端相連接，這樣可以通過對軟件編程來設置單片機中的不用位置構建，從而設計譯碼器的輸入端，其輸出端設為低電平且只設一位，從而使與其連接的三界關處于一種飽和的狀態(tài)，實現(xiàn)對計數器數據的動態(tài)顯示。實現(xiàn)顯示器電路中各元件的有機連接后，還要注重送段碼的相關問題，使得相應位數的送段碼可以通過一定串行口在數碼管上進行顯示。

5.結束語

除上述電路設計外，電子頻率計的設計還要注重電源、濾波等電路的設計，只有將各種影響其工作的單元電路的設計不斷的精細化和完善時，才能有效的保證其工作的效率和在實驗和工業(yè)中的使用效果。

【參考文獻】

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[2]楊帆.數字頻率計的設計與實現(xiàn)[J].科技廣場，2011（09）.