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生物醫(yī)學(xué)成像數(shù)字化設(shè)計思考

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生物醫(yī)學(xué)成像數(shù)字化設(shè)計思考

1引言

多通道輻射成像探測器已廣泛應(yīng)用于生物醫(yī)學(xué)成像系統(tǒng)中,探測器的輸出信號經(jīng)過多通道的前端模擬讀出電路處理,然后被數(shù)據(jù)采集系統(tǒng)數(shù)字化后進(jìn)行圖像重建[1].模數(shù)轉(zhuǎn)換器(Analog-to-digitalConverter,ADC)將前端讀出電路輸出的模擬信號轉(zhuǎn)換為數(shù)字信號,是數(shù)據(jù)采集系統(tǒng)的關(guān)鍵模塊,ADC的性能直接決定了生物醫(yī)學(xué)成像的質(zhì)量.在多通道前端電子系統(tǒng)中,一般有三種方案實(shí)現(xiàn)信號由模擬到數(shù)字的轉(zhuǎn)換.首先,使用多個并行的ADC后接一個數(shù)字多路選擇器的結(jié)構(gòu)[2].這種方法中,采用低速或中速的ADC如逐次逼近型(SAR)ADC就能滿足要求,但是由于每個通道配置一個ADC,將占用很大的面積,而且消耗較大的功耗.其次,采用多通道的ADC結(jié)構(gòu)[3].常見的結(jié)構(gòu)如斜坡(Ramp)ADC,但是這種結(jié)構(gòu)對比較器的精度要求很高,而且需要高頻采樣時鐘,另外通道之間也存在串?dāng)_的影響.第三種方案是采用一個模擬多路選擇器和一個高速ADC實(shí)現(xiàn)[4].ADC可采用快閃式(Flash)或流水線式(Pipeline)結(jié)構(gòu).快閃式ADC因其消耗較大功耗而不適合高分辨率的情況.流水線ADC把整體上要求的轉(zhuǎn)換精度平均分配到每一級,降低了對模擬電路精度的要求,同時流水線結(jié)構(gòu)的轉(zhuǎn)換速率幾乎與級數(shù)無關(guān),因此能夠在速度、功耗和分辨率方面獲得最優(yōu)的折衷[5-7].基于以上分析,本文采用模擬多路選擇器+流水線ADC結(jié)構(gòu),實(shí)現(xiàn)多通道前端電子系統(tǒng)中模擬到數(shù)字的高速轉(zhuǎn)換.

2設(shè)計與分析

根據(jù)生物醫(yī)學(xué)成像前端電子系統(tǒng)的結(jié)構(gòu)及信號處理的要求,本文提出了多通道流水線結(jié)構(gòu)的前端電子系統(tǒng).圖1所示為多通道前端電子系統(tǒng)的結(jié)構(gòu)及信號處理時序.如圖1(a)所示,探測器模組通過光電轉(zhuǎn)換產(chǎn)生16通道的微弱電荷信號,經(jīng)過前端讀出電路的放大及整形,在一個時間窗口(5.12μs)內(nèi)產(chǎn)生穩(wěn)定的電壓輸出.模數(shù)轉(zhuǎn)換器在一個時間窗口內(nèi)完成16通道的模擬到數(shù)字的轉(zhuǎn)換.圖1(b)所示為前端電子系統(tǒng)的信號處理時序,探測器信號的模擬讀出、模數(shù)轉(zhuǎn)換、數(shù)據(jù)輸出分別在三個相鄰的時間窗口內(nèi)依次流水式完成,有效降低了對電路速度的要求,提高了系統(tǒng)處理效率。基于以上分析,本文提出的多通道流水線ADC結(jié)構(gòu)如圖2所示.Vin<0>、Vin<1>、…Vin<15>為16個通道的模擬讀出信號,經(jīng)過輸入處理電路后分別得到一對差分模擬信號Vinp、Vinn.流水線ADC完成模擬到數(shù)字的轉(zhuǎn)換,輸出8-bit數(shù)字信號Din<7:0>.輸出處理模塊緩存該數(shù)據(jù),并在下一個時間窗口內(nèi)輸出.輸入處理電路完成16個通道的模擬信號的多路選擇,并將其轉(zhuǎn)換成差分信號.流水線ADC采用8-bit25Ms/s每級1.5bit的PipelineADC結(jié)構(gòu),實(shí)現(xiàn)模擬信號到數(shù)字信號的轉(zhuǎn)換.輸出處理電路處理并緩存當(dāng)前時間窗口的數(shù)字?jǐn)?shù)據(jù),并在下個時間窗口輸出.時序控制模塊完成整個模數(shù)轉(zhuǎn)換系統(tǒng)的時序控制,產(chǎn)生16路信號選擇的開關(guān)信號、流水線ADC的時鐘信號以及用于數(shù)據(jù)存儲并輸出的控制信號.多通道模數(shù)轉(zhuǎn)換器的工作時序如圖3所示.tw(=5.12μs)為一個時間窗口;tc0(=0.2μs)為通道0轉(zhuǎn)換時間;tc15(=0.2μs)為通道15轉(zhuǎn)換時間;tc(=0.8μs)為16個通道總的轉(zhuǎn)換時間;ts(=0.64μs)為轉(zhuǎn)換后數(shù)據(jù)存儲的時間;to(=0.64μs)為數(shù)據(jù)輸出時間.D0、D1…D15為當(dāng)前窗口轉(zhuǎn)換的數(shù)據(jù);D0’、D1’…D15’為上個時間窗口轉(zhuǎn)換的數(shù)據(jù),在當(dāng)前窗口輸出.根據(jù)系統(tǒng)要求,一個時間窗口定義為5.12μs.外部輸入時鐘Clk_50M為50MHz,系統(tǒng)內(nèi)部時鐘Clk_25M為25MHz,它是將Clk_50M二分頻后得到的.當(dāng)窗口復(fù)位信號(Window)變?yōu)楦唠娖胶螅娐烽_始工作,SW<0>產(chǎn)生40ns的高脈沖,選通通道0的模擬信號,接著SW<1>產(chǎn)生40ns的高脈沖,選通通道1的模擬信號…….每隔一個時鐘周期(40ns),一個模擬信號進(jìn)入流水線ADC,當(dāng)通道1的模擬信號轉(zhuǎn)換完畢后,每隔一個時鐘周期(40ns)輸出一路8-bit數(shù)據(jù).?dāng)?shù)據(jù)串行進(jìn)入寄存器Wi(i=0,1…15),然后并行進(jìn)入寄存器Ri(i=0,1,…,15),等待下個時間窗口輸出.時間窗口復(fù)位結(jié)束后,在時鐘Clk_out(25MHz)的控制下,寄存器R<0:15>中存儲的上個時間窗口轉(zhuǎn)化得到的數(shù)據(jù)串行輸出.

3電路實(shí)現(xiàn)

3.1輸入處理電路

輸入處理電路如圖4所示.虛線左邊為16通道模擬多路選擇器電路,時序控制電路生成控制信號SW<15:0>,SW<15:0>信號同一時刻只有一個為高電平.當(dāng)SW<i>為高電平時,Vin<i>通道的開關(guān)閉合,第i通道的模擬信號連接到模數(shù)轉(zhuǎn)換電路,其余通道懸空.開關(guān)采用CMOS傳輸門實(shí)現(xiàn),要求導(dǎo)通電阻?。谠O(shè)計CMOS開關(guān)時要選擇合理的K值,即滿足(W/L)p=K*(W/L)n,使得開關(guān)導(dǎo)通電阻在輸入電壓擺幅內(nèi)變化最?。ㄟ^對CMOS傳輸門導(dǎo)通電阻在不同尺寸時的仿真,確定當(dāng)K=4.2時,導(dǎo)通電阻變化最小.

3.2流水線轉(zhuǎn)換電路

本文提出的數(shù)字化結(jié)構(gòu)要求在一個時間窗口(即5.12μs)內(nèi)實(shí)現(xiàn)16個通道的模數(shù)轉(zhuǎn)換.根據(jù)系統(tǒng)對信號轉(zhuǎn)換分辨率的要求,文中采用8-bit25Ms/s的pipelineADC結(jié)構(gòu).由圖3可知,完成16通道的模數(shù)轉(zhuǎn)換所需時間為0.8μs,考慮窗口復(fù)位所需時間,總的時間小于1μs,完全滿足窗口大小的要求.另外,由于所需轉(zhuǎn)換時間遠(yuǎn)遠(yuǎn)小于一個時間窗口,因此該結(jié)構(gòu)可擴(kuò)展到更多通道應(yīng)用.流水線模數(shù)轉(zhuǎn)換器的電路結(jié)構(gòu)如圖5所示.Vip、Vin為差分輸入信號,Clk為25MHz采樣時鐘,S1、S2為兩相不交疊時鐘,D<7∶0>為轉(zhuǎn)換后的最終數(shù)字輸出.在基于閉環(huán)運(yùn)算放大器的開關(guān)電容電路實(shí)現(xiàn)中,單級有效位數(shù)少使得電路的反饋因子較大,并且流水級中運(yùn)放的負(fù)載較小,運(yùn)放的增益與帶寬要求減小,可容忍的失調(diào)電壓范圍變大,比較器精度要求降低.在文獻(xiàn)[8]中提到,對于分辨率小于10bit的流水線模數(shù)轉(zhuǎn)換器,流水級一般采用較低的有效位數(shù)(小于2~3bit).因此,本文采用單級1.5bit的流水線結(jié)構(gòu).8-bit25Ms/s的流水線模數(shù)轉(zhuǎn)換電路對運(yùn)放的增益和帶寬要求不高,同時差分結(jié)構(gòu)可使信號擺幅增加一倍,因此運(yùn)放采用典型的全差分套筒式共源共柵結(jié)構(gòu).由于比較器是在采樣階段結(jié)束后開始工作,比較結(jié)果用于保持放大階段,因此需要一個高速比較器.本文比較器電路采用動態(tài)鎖存比較器結(jié)構(gòu),鎖存控制信號為采樣信號取反.通過Hspice仿真,比較器完成比較所需時間約為900ps.流水級電路輸出的比較數(shù)據(jù)為溫度計碼格式,傳統(tǒng)的流水線模數(shù)轉(zhuǎn)換電路在進(jìn)行數(shù)字校正之前需要使用碼制轉(zhuǎn)換電路先將溫度計碼轉(zhuǎn)換為二進(jìn)制碼.本文的模數(shù)轉(zhuǎn)換電路通過改變數(shù)字校正電路輸入的順序,使得溫度計碼直接可以進(jìn)行數(shù)字校正.

3.3時序控制和輸出處理電路

時序控制電路和輸出處理電路遵循數(shù)字電路設(shè)計流程,采用Verilog-HDL語言描述.時序控制電路主要實(shí)現(xiàn)三個功能:(1)產(chǎn)生控制16通道模擬開關(guān)的SW信號,這可以通過具有17個狀態(tài)的狀態(tài)機(jī)實(shí)現(xiàn);(2)控制轉(zhuǎn)換得到的數(shù)據(jù)存儲,由于pipelineADC從開始轉(zhuǎn)換到得到第一個數(shù)據(jù)所需時間是固定的,并且一個時鐘周期輸出一個數(shù)據(jù),因此可以采用計數(shù)器產(chǎn)生控制信號;(3)控制所存儲數(shù)據(jù)的輸出,采用計數(shù)器產(chǎn)生控制信號.輸出處理電路主要實(shí)現(xiàn)兩個功能:1)存儲pipe-lineADC轉(zhuǎn)換后的16個通道的數(shù)據(jù);(2)在下一個時間窗口順序輸出16組的8-bit數(shù)據(jù).本文采用的存儲與輸出策略如圖6所示.當(dāng)存儲控制信號en_w有效,在clk_write的上跳沿將轉(zhuǎn)換后的數(shù)據(jù)Din<7:0>串行寫入寄存器W0,W1.….W15,然后通過Ri寄存器的B輸入端并行寫入寄存器R0,R1,…,R15.在下一個時間窗口,寄存器W0,W1,…,W15又存儲新的數(shù)據(jù),寄存器R0,R1,…,R15則在clk_read的上跳沿串行輸出所存儲的數(shù)據(jù).

4仿真驗(yàn)證

本設(shè)計遵循數(shù)?;旌想娐贰爸虚g相遇”的Top-down設(shè)計方法,采用TSMC0.18μmmixedsignalCMOS工藝,模擬部分(包括輸入處理電路和流水線模數(shù)轉(zhuǎn)換電路)的電源電壓為3.3V,數(shù)字部分(包括時序控制和輸出處理電路)的電源電壓為1.8V,運(yùn)用SpectreVerilog仿真工具,進(jìn)行了全電路的仿真驗(yàn)證.仿真結(jié)果表明在第一個時間窗口復(fù)位結(jié)束后,16通道的單端模擬信號依次通過模擬多路選擇器→單端轉(zhuǎn)差分→流水線模數(shù)轉(zhuǎn)換器→存儲與輸出;在第二個時間窗口復(fù)位結(jié)束后順序輸出前一時間窗口存儲的數(shù)字?jǐn)?shù)據(jù).同時,下一組16通道的單端模擬信號進(jìn)行單端轉(zhuǎn)差分、模數(shù)轉(zhuǎn)換和存儲.全電路仿真結(jié)果表明,本文設(shè)計方案完全可以滿足特定時間窗口下16通道的模數(shù)轉(zhuǎn)換.16通道的模擬多路選擇及單端轉(zhuǎn)差分處理如圖7所示(以通道0和通道1為例).SW<0>、SW<1>分別為通道0和通道1的開關(guān)控制信號;Vin-put為模擬多路選擇器的輸出;Vip、Vin為產(chǎn)生的差分信號,共模電壓為1.8V;S1為流水線模數(shù)轉(zhuǎn)換器的采樣信號,高電平有效.SW<i>提前采樣信號S1半個時鐘周期有效,當(dāng)S1有效時,差分信號Vip、Vin已達(dá)到穩(wěn)定,從而保證正確的模數(shù)轉(zhuǎn)換.流水線模數(shù)轉(zhuǎn)換器的性能仿真如圖8所示(輸入正弦信號頻率為1.0375MHz,幅度為±0.5V,采樣頻率為25.6MHz).由仿真結(jié)果計算可得,DNL為-0.62~0.67LSB,INL為-0.39~0.72LSB,SNR為45.99dB,SFDR為40.57dB,ENOB為6.03bit.

5結(jié)束語

本文設(shè)計了一個應(yīng)用于生物醫(yī)學(xué)成像前端電子系統(tǒng)的多通道流水線數(shù)字化電路.在分析成像前端電子系統(tǒng)特點(diǎn)的基礎(chǔ)上,提出了流水式的前端模擬信號處理、模數(shù)轉(zhuǎn)換和數(shù)據(jù)輸出結(jié)構(gòu),并完成了模擬多路選擇、單端轉(zhuǎn)差分、流水線模數(shù)轉(zhuǎn)換、數(shù)據(jù)存儲與輸出等模塊的電路實(shí)現(xiàn)和仿真.流水線模數(shù)轉(zhuǎn)換電路的性能滿足8-bit25Ms/s的性能要求,全電路仿真結(jié)果表明,本文設(shè)計的電路滿足系統(tǒng)設(shè)計要求,并具有進(jìn)一步擴(kuò)展通道數(shù)的能力。